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8048C–AVR–02/12
ATtiny43U
Figure 20-7. Parallel Programming Timing, Loading Sequence with Timing Requirements
Note:
1.
tWLRH is valid for the Write Flash, Write EEPROM, Write Fuse bits and Write Lock bits commands.
2.
tWLRH_CE is valid for the Chip Erase command.
Table 20-9.
Parallel Programming Characteristics, V
CC = 5V ± 10%
Symbol
Parameter
Min
Typ
Max
Units
VPP
Programming Enable Voltage
11.5
12.5
V
I
PP
Programming Enable Current
250
μA
t
DVXH
Data and Control Valid before CLKI High
67
ns
tXLXH
CLKI Low to CLKI High
200
ns
t
XHXL
CLKI Pulse Width High
150
ns
t
XLDX
Data and Control Hold after CLKI Low
67
ns
tXLWL
CLKI Low to WR Low
0
ns
t
BVPH
BS1 Valid before PAGEL High
67
ns
t
PHPL
PAGEL Pulse Width High
150
ns
tPLBX
BS1 Hold after PAGEL Low
67
ns
t
WLBX
BS2/1 Hold after WR Low
67
ns
tPLWL
PAGEL Low to WR Low
67
ns
tBVWL
BS1 Valid to WR Low
67
ns
t
WLWH
WR Pulse Width Low
150
ns
tWLRL
WR Low to RDY/BSY Low
0
1
μs
tWLRH
WR Low to RDY/BSY High(1)
3.7
4.5
ms
t
WLRH_CE
WR Low to RDY/BSY High for Chip Erase(2)
7.5
9
ms
tXLOL
CLKI Low to OE Low
0
ns
tBVDV
BS1 Valid to DATA valid
0
250
ns
t
OLDV
OE Low to DATA Valid
250
ns
tOHDZ
OE High to DATA Tri-stated
250
ns
CLKI
XLXH
t
ADDR0 (Low Byte)
DATA (Low Byte)
DATA (High Byte)
ADDR1 (Low Byte)
DATA
PAGEL/BS1
XA0
XA1/BS2
LOAD ADDRESS
(LOW BYTE)
LOAD DATA
(LOW BYTE)
LOAD DATA
(HIGH BYTE)
LOAD ADDRESS
(LOW BYTE)
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